1 基本概念
1.1 布尔代数基础
1.1.1 二进制与真值表
布尔代数由英国数学家乔治·布尔于19世纪中叶创立，是一种仅包含两个数值（通常记为0和1）的代数系统。在数字电路中，0通常代表低电平（约0V），1代表高电平（约VDD）。真值表是描述逻辑门输入与输出关系的表格形式，它列出所有可能的输入组合及其对应的输出结果。例如，对于两输入逻辑门，输入共有2²=4种组合；对于三输入门，则有2³=8种组合。真值表是分析和设计逻辑电路的基础工具。
1.1.2 逻辑运算的优先级
在布尔代数表达式中，逻辑运算遵循特定的优先级规则，以避免歧义。常见优先级从高到低依次为：非运算（NOT） > 与运算（AND） > 或运算（OR）。括号可以改变运算顺序。例如，表达式 A·B + C 等价于 (A·B) + C，而 A+B·C 等价于 A + (B·C)。对于异或（XOR）和同或（XNOR）运算，其优先级通常低于与运算而高于或运算，但在实际工程中推荐使用括号明确表达意图。
1.2 逻辑门的定义与符号
1.2.1 国际标准符号（IEC/ANSI）
国际电工委员会（IEC）和美国国家标准学会（ANSI）分别制定了逻辑门的标准图形符号。IEC符号（又称矩形符号）采用矩形框内标注逻辑功能标识符的方式，例如“&”表示AND，“≥1”表示OR，“1”表示NOT。ANSI符号（又称独特形状符号）使用不同形状的图形表示不同门类型，例如AND门为左端弧形、右端尖顶的形状，OR门为左端内凹、右端尖顶的形状。两种符号体系在教科书中均常见，IEC符号更便于复杂电路的符号化绘制，ANSI符号更直观。
1.2.2 传统矩形符号
除了上述两种主流符号，还有一种通称“传统矩形符号”的表示方式，即在矩形框中直接书写逻辑门名称（如AND、OR），或使用简写（如A、O）。这种符号常见于早期教材或手绘草图，因其简单易画，至今仍用于快速设计草稿。在正式的工程文档中，通常推荐使用ANSI或IEC符号以保持标准化。
1.3 逻辑门的电气特性
1.3.1 电压阈值与噪声容限
逻辑门的输入和输出都对应离散的电压范围。对于典型CMOS电路，输入低电平范围通常为0V至0.8V，输入高电平为2.0V至VDD；输出低电平通常低于0.4V，输出高电平高于VDD-0.4V。噪声容限是指输入信号允许的电压偏移范围，它定义为低电平噪声容限（VIL_max - VOL_max）和高电平噪声容限（VOH_min - VIH_min）。噪声容限越大，电路抵抗外界干扰的能力越强。
1.3.2 传播延迟与扇出系数
传播延迟（tPD）是指输入信号变化到输出信号稳定变化所需的时间，通常分为上升延迟和下降延迟。它是衡量逻辑门工作速度的关键指标。扇出系数（Fan-out）表示一个门输出能够驱动多少个同类门的输入而不影响逻辑电平的可靠性。扇出受限于输出级驱动能力和输入电容。高扇出可能导致传播延迟增加甚至逻辑错误，因此在设计中需合理分配扇出。
2 常见逻辑门类型
2.1 基本门
2.1.1 与门（AND）
与门实现了逻辑与运算：只有当所有输入均为1时，输出才为1；否则输出为0。其布尔表达式为 Y = A·B（或Y = A & B）。真值表如下（A、B为输入，Y为输出）：A=0,B=0时Y=0；A=0,B=1时Y=0；A=1,B=0时Y=0；A=1,B=1时Y=1。与门常用于使能控制，例如只有当使能信号为1时，数据才能通过。
2.1.2 或门（OR）
或门实现了逻辑或运算：只要有一个输入为1，输出即为1；只有所有输入均为0时，输出才为0。其布尔表达式为 Y = A + B。真值表：00→0, 01→1, 10→1, 11→1。或门用于实现选择或合并的功能，例如在两个中断源中只要有任何一个触发，就产生中断信号。
2.1.3 非门（NOT / 反相器）
非门只有一个输入，其输出是输入的相反值：输入为0时输出1，输入为1时输出0。布尔表达式为 Y = ¬A（或Y = A'）。非门是最简单的逻辑门，常用于信号取反、逻辑电平转换或作为缓冲器调整驱动能力。在CMOS电路中，非门通常由一个PMOS和一个NMOS构成。
2.2 复合门
2.2.1 与非门（NAND）
与非门是与门和非门的组合：先进行与运算，再取反。其输出为：所有输入为1时输出0，否则输出1。布尔表达式：Y = ¬(A·B)。真值表：00→1, 01→1, 10→1, 11→0。NAND门具有通用性，可以单独实现任何布尔函数，因此在集成电路设计中应用广泛。
2.2.2 或非门（NOR）
或非门是或门和非门的组合：先进行或运算，再取反。其输出为：所有输入为0时输出1，否则输出0。布尔表达式：Y = ¬(A+B)。真值表：00→1, 01→0, 10→0, 11→0。NOR门同样具有通用性，常与NAND门一起作为基本构建单元。
2.2.3 异或门（XOR）
异或门实现逻辑异或运算：当输入不相同时输出1，输入相同时输出0。布尔表达式：Y = A ⊕ B = (A·¬B) + (¬A·B)。真值表：00→0, 01→1, 10→1, 11→0。XOR门广泛用于比较器、加法器（半加器核心）以及纠错编码中。
2.2.4 同或门（XNOR）
同或门（也称为异或非门）是异或门加反相器：当输入相同时输出1，不相同时输出0。布尔表达式：Y = ¬(A ⊕ B) = A ⊙ B。真值表：00→1, 01→0, 10→0, 11→1。XNOR门用于检查两个二进制位是否相等，常用于数字比较器。
2.3 特殊门
2.3.1 三态门（Tri-state Gate）
三态门除了输出逻辑0和1外，还有第三种状态——高阻态（Z），此时输出呈现高阻抗，相当于断开连接。三态门通常有一个使能控制端EN：当EN有效时，输出正常逻辑；当EN无效时，输出为高阻态。三态门广泛用于总线系统，允许多个设备分时共享同一条数据线。
2.3.2 缓冲器（Buffer）
缓冲器本质上是两个串接的非门（或直接采用同相输出设计），其逻辑功能是Y = A，即输出跟随输入。缓冲器不改变逻辑值，但可以增强驱动能力、整形波形或消除信号延迟不对称。它常被用于时钟分配网络或驱动长线负载。
3 逻辑门的实现方式
3.1 晶体管级实现
3.1.1 CMOS技术
3.1.1.1 互补对称结构
互补金属氧化物半导体（CMOS）是当前最主流的数字集成电路技术。每个CMOS逻辑门由一个上拉网络（由PMOS管构成，连接VDD）和一个下拉网络（由NMOS管构成，连接GND）组成。这两个网络在逻辑上互斥：当输入使下拉网络导通时，上拉网络必然关断，反之亦然。这种互补结构使得静态时几乎没有电流流过（漏电流极小），从而大幅降低功耗。
3.1.1.2 静态功耗与动态功耗
CMOS电路的功耗分为静态功耗和动态功耗。静态功耗主要由漏电流引起，在纳米级工艺中不断增大。动态功耗则产生于门输出电平切换瞬间：当输出从0→1或1→0时，负载电容充放电会消耗能量，切换频率越高功耗越大。动态功耗计算公式为 P_dynamic = C_L·V_DD²·f，其中C_L为负载电容，V_DD为电源电压，f为切换频率。
3.1.2 TTL技术
晶体管-晶体管逻辑（TTL）是早期主流技术，使用双极性晶体管实现。TTL门具有较快的开关速度（相对于早期CMOS）和较强的驱动能力，但静态功耗较大。TTL的输入阈值电压较低（约0.8V至2.0V），不同系列（如74LS、74S、74F）在功耗和速度上各有侧重。如今TTL已逐渐被CMOS取代，但在一些混合信号电路中仍可见其身影。
3.1.3 ECL技术
射极耦合逻辑（ECL）是一种高速双极性逻辑技术，通过使晶体管工作在非饱和区（线性区）来避免存储时间延迟，从而获得极快的开关速度（亚纳秒级）。然而ECL的功耗极大（每个门数毫瓦），且电压摆幅小，噪声容限低。ECL主要用于超高速计算或射频前端电路中，普通消费电子中罕见。
3.2 集成电路工艺
3.2.1 标准单元库
在大规模集成电路设计中，逻辑门被封装成标准单元（Standard Cell），每个单元具有固定的功能、尺寸和电气特性。标准单元库中包含了各种逻辑门的版图、时序模型和功耗模型，设计人员通过硬件描述语言（如Verilog、VHDL）进行逻辑综合，将设计映射到标准单元上，再由自动布局布线工具生成最终芯片版图。这种方法极大提高了设计效率。
3.2.2 门阵列与FPGA
门阵列（Gate Array）是一种半定制集成电路，其芯片上预先排列了大量未连接的基础门单元（如NAND或NOR），用户只需定制金属互连层即可实现特定功能。现场可编程门阵列（FPGA）则更进一步，其内部包含可配置逻辑块（CLB）和可编程互连资源，用户可在现场通过加载配置文件（比特流）来定义电路功能。FPGA适用于快速原型验证和低批量生产。
3.3 其他实现形式
3.3.1 继电器逻辑
继电器是电磁开关，通过线圈通电吸合触点实现逻辑功能。继电器逻辑是最早的机电逻辑实现方式，用于早期电话交换机和早期计算机（如Z3、Harvard Mark I）。其优点是能够承受高电压大电流，缺点是体积大、速度慢（毫秒级）、有机械磨损。现在偶尔用于教学演示或特殊工业控制。
3.3.2 流体逻辑门（微流控）
流体逻辑门利用微流道中液体的流动或气压来模拟布尔运算。液滴（或气泡）的存在与否表示1或0，通过微阀和微泵实现逻辑功能。这种技术主要用于生物化学领域中的片上实验室（Lab-on-a-chip），能够在不使用电子器件的情况下进行简单的逻辑判断。
3.3.3 光学逻辑门
光学逻辑门利用光信号的强度、相位或偏振态来表示二进制值。常见实现方式包括非线性光学效应（如光学克尔效应）、干涉仪（如马赫-曾德尔干涉仪）或半导体光放大器（SOA）。光学逻辑门具有高速（太赫兹级）和低串扰的潜力，但目前在集成度和功耗方面仍难以与电子逻辑门竞争，主要停留在研究阶段。
4 逻辑门的组合与时序
4.1 组合逻辑电路
4.1.1 加法器
加法器是执行二进制加法运算的组合逻辑电路。最基本的半加器对两个一位二进制数求和，产生和（Sum）与进位（Carry），由异或门和与门构成。全加器则额外考虑来自低位的进位输入，两个半加器加一个或门即可构成。多位加法器（如串行进位加法器、超前进位加法器）通过级联全加器实现。
4.1.2 多路选择器
多路选择器（MUX）根据选择信号从多个输入数据中选择一个送至输出。2选1MUX可由两个与门、一个或门和一个非门构成。更大的MUX（如4选1、8选1）可通过树形结构实现。MUX广泛应用于数据通路、寄存器堆和指令译码等场景。
4.1.3 编码器与解码器
编码器将多个输入线转换为较少的二进制码输出，例如8线-3线优先编码器。解码器则相反，将二进制码转换为唯一有效的输出，例如3线-8线译码器。两者在存储器地址译码和指令译码中起关键作用。
4.2 时序逻辑电路
4.2.1 锁存器与触发器
锁存器（Latch）是电平敏感的存储单元，当使能信号有效时，输出跟随输入；触发则（Flip-flop）是边沿敏感的存储单元，只在时钟沿采样输入。常见的触发器类型包括D触发器、JK触发器和T触发器，它们是构成寄存器和计数器的基础。锁存器常因毛刺问题而在复杂设计中逐步被边沿触发器件取代。
4.2.2 寄存器与移位寄存器
寄存器由多个D触发器并联构成，用于存储一组二进制数据。移位寄存器则允许数据在时钟控制下向左或向右移动，可用于串并转换、乘法除法（左移乘2、右移除2）以及线性反馈移位寄存器（LFSR）用于伪随机数生成。移位寄存器的基本单元是触发器，并通过多路选择器控制移位方向。
4.2.3 计数器
计数器对输入脉冲个数计数，分为异步计数器和同步计数器。异步计数器（纹波计数器）结构简单但延迟较大；同步计数器所有触发器共用时钟，工作速度高。计数器可用于分频、定时、状态机主控等。加法计数器、减法计数器和可逆计数器都是常见变体。
4.3 逻辑门的级联与扇入约束
在电路设计中，逻辑门可以级联以形成复杂功能，但每级都会贡献传播延迟，且级联级数过多会导致时序紧张。扇入（Fan-in）是指一个逻辑门输入端的数目，高扇入会增加门的延迟和面积。设计时需要在级数、扇入和速度之间权衡，有时通过优化逻辑表达式（如使用树形结构）来减少路径延迟。此外，还要考虑前级门的驱动能力是否足以驱动后级门的输入电容（扇出问题）。
5 应用领域
5.1 计算机CPU与ALU
中央处理器（CPU）中的算术逻辑单元（ALU）依赖大量逻辑门执行加法、减法、逻辑比较和移位等操作。控制单元中的指令解码、状态机以及流水线控制也都由逻辑门搭建的有限状态机实现。现代CPU包含数十亿个逻辑门，通过微架构设计实现高性能计算。
5.2 存储器（RAM、ROM）
随机存取存储器（RAM）中的存储单元通常由触发器或电容构成，其读写控制电路（行译码器、列译码器、读出放大器）由逻辑门实现。只读存储器（ROM）则在存储单元中嵌入固定的连接模式（如二极管或晶体管）来存储数据。
5.3 嵌入式系统与微控制器
微控制器（MCU）集成了CPU、存储器和各种外设（定时器、GPIO、通信接口），其内部数字逻辑均由逻辑门构成。逻辑门还用于实现中断控制器、看门狗定时器以及系统复位逻辑。
5.4 数字信号处理（DSP）
数字信号处理器（DSP）中的乘法器、累加器和滤波器由大量的加法器和乘法器（由逻辑门构成）实现。逻辑门还用于实现快速傅里叶变换（FFT）中的蝶形运算和状态机控制。
5.5 可编程逻辑器件（PLD）
可编程逻辑器件（如PLA、PAL、CPLD）内部包含可编程的与阵列和或阵列（由逻辑门形成），用户通过编程来定义逻辑功能。它们常用于胶合逻辑、接口转换以及定制逻辑功能，是FPGA的前身。
6 历史与发展
6.1 早期机电继电器时代
19世纪末，继电器被用于电话交换系统，后来被用于计算设备。1937年，克劳德·香农在其硕士论文中证明了继电器电路可以实现布尔代数，为数字逻辑奠定了基础。1940年代，Konrad Zuse的Z3计算机和哈佛Mark I均采用继电器构成逻辑门，但速度慢且易出故障。
6.2 分立晶体管逻辑
1947年晶体管发明后，逻辑门开始使用分立晶体管搭建。1950年代，电阻-晶体管逻辑（RTL）和二极管-晶体管逻辑（DTL）相继出现，显著提升了速度和可靠性。TTL在1960年代由德州仪器推出，成为主导技术，奠定了中小规模数字集成电路的标准。
6.3 集成电路与摩尔定律
1960年代，杰克·基尔比和罗伯特·诺伊斯分别发明了集成电路（IC），将多个晶体管集成在单个芯片上。摩尔定律预测芯片上晶体管数量每两年翻一番，这一规律在近半个世纪基本成立。逻辑门从早期小规模（SSI，几个门）发展到中规模（MSI，几十个门）、大规模（LSI，成千上万门）和超大规模（VLSI，数亿门乃至更多）。CMOS技术的成熟使得芯片功耗大幅下降，推动了个人电脑和移动设备的普及。
6.4 未来趋势：量子逻辑门与生物逻辑门
量子逻辑门利用量子叠加和纠缠原理执行运算，如CNOT门、Hadamard门等，有望在某些计算问题上超越经典计算机。目前量子计算机仍处于实验阶段，逻辑门保真度和量子比特数量是主要挑战。生物逻辑门则利用DNA、酶或蛋白质等生物分子实现逻辑运算，可用于生物传感或智能药物释放。尽管离实用还有距离，但这类新型逻辑门可能开辟全新的计算范式。
7 常见问题与误区
7.1 逻辑门是否只能处理0和1？
从严格意义上看，逻辑门处理的是离散电压电平，即0和1。但在模拟电路中，某些结构（如施密特触发器）可以将连续电压变为离散逻辑，而数字电路中出现的亚稳态（metastability）则表明输出可能短暂处于中间电平。此外，多值逻辑（如三值逻辑）也在某些特殊场合被研究，但主流数字系统始终使用二进制。
7.2 为什么NAND和NOR被称为“通用门”？
因为仅使用NAND门（或仅使用NOR门）就可以构造出任何布尔函数。例如，将同一信号同时接NAND门的两个输入可得到NOT门；将两个NAND门的输出再接入第三个NAND门可得到AND门；用类似方法可得到OR、XOR等。这种通用性使得在集成电路制造中，可以只设计一种基本门（如NAND），通过互连实现所有功能，简化了版图设计。
7.3 如何将真值表转化为逻辑门电路？
通常采用以下步骤：首先，从真值表写出输出为1的行对应的乘积项（最小项）之和，得到“积之和”（SOP）表达式。然后，用与门实现每个乘积项，用或门将所有乘积项相加。若想简化，可使用卡诺图（K-map）或布尔代数化简表达式，减少门数量和级数。最后，对于某些门（如NAND），可将SOP转换为由NAND门构成的电路形式。对于输出值为0较多的情形，也可用“和之积”（POS）表达式实现。