1 基本概念
1.1 信号与电平
1.1.1 二进制与逻辑电平
数字电路采用二进制信号，仅有两种状态：逻辑0和逻辑1。在物理实现中，这些状态由特定的电压范围表示——通常称为逻辑电平。例如，在标准5V CMOS系统中，0V至约1.5V被识别为逻辑0，3.5V至5V被识别为逻辑1。不同逻辑家族（如TTL、CMOS）的电压阈值略有差异，但均遵循“低电平表示0、高电平表示1”的约定。
1.1.2 噪声容限
噪声容限指电路在输入端噪声干扰下仍能正确识别逻辑电平的容忍范围。它定义为：低电平噪声容限 = 最大输入低电平 - 最大输出低电平；高电平噪声容限 = 最小输出高电平 - 最小输入高电平。较高的噪声容限意味着更强的抗干扰能力，这也是数字电路在恶劣环境中比模拟电路更可靠的原因之一。
1.2 逻辑代数基础
1.2.1 布尔代数公理与定理
布尔代数是数字电路设计的数学基础，由乔治·布尔于19世纪提出。其核心公理包括：交换律、结合律、分配律、同一律、互补律和吸收律。这些公理衍生出大量有用定理，如重叠律（A·A = A，A+A = A）和还原律（A·(A+B) = A），这些定理在逻辑化简中不可或缺。
1.2.2 德·摩根定律
德·摩根定律提供了逻辑表达式对偶变换的核心规则：NOT (A AND B) = (NOT A) OR (NOT B)；NOT (A OR B) = (NOT A) AND (NOT B)。这一定律在电路设计中极为实用，它允许设计者将“与”门转化为“或”加“非”的形式，反之亦然，从而适应不同工艺库中可用逻辑门的类型。
1.2.3 逻辑函数的化简（卡诺图、奎因-麦克拉斯基法）
逻辑函数化简旨在最小化门电路数量，降低芯片面积与功耗。卡诺图是一种图形化简方法，通过将真值表映射为2维方格阵列，利用相邻方格合并规则消除变量。对于超过6个变量的函数，卡诺图变得笨重，此时改用奎因-麦克拉斯基法——一种基于布尔代数的计算机化算法，通过反复找到并合并相邻乘积项，逐步生成所有质蕴含项，再选择最小覆盖集。
1.3 数字电路与模拟电路的区别
1.3.1 连续 vs. 离散
模拟电路处理连续变化的电压或电流信号，而数字电路仅处理有限的离散状态（通常为两个）。这一本质区别决定了各自的设计哲学：模拟设计需关注线性度、增益和频率响应；数字设计则侧重逻辑正确性、时序和噪声裕量。
1.3.2 抗干扰与误差累积
数字电路因只有两个有效电平，小幅噪声不会导致逻辑误判，且信号每经过一个门都会被“再生”到标准电平，因此噪声不会像模拟电路中那样逐级累积。模拟电路中的微偏误差经放大器多级放大后可能变得严重，而数字系统只要保证每级输出仍在噪声容限内，便几乎不存在类似问题。
1.3.3 功耗与速度权衡
数字电路的功耗主要来自状态切换时的充放电电流（动态功耗）和晶体管漏电流（静态功耗）。较快的时钟频率会增加切换次数，提升处理速度但也增加功耗。模拟电路的功耗通常与工作频率线性相关，但一般低于同功能数字方案。数字设计者需在功耗、速度和芯片面积之间做权衡，这一“功耗-延迟积”常作为评价工艺水平的关键指标。
2 基本逻辑门与组合逻辑
2.1 基本逻辑门
2.1.1 与门（AND）、或门（OR）、非门（NOT）
与门：输出为1当且仅当所有输入为1。或门：输出为1只要至少一个输入为1。非门（反相器）：输出与输入取反。这三种门构成所有数字逻辑的基础。在实际符号中，与门用“·”表示，或门用“+”表示，非门用上划线或小圆圈表示。
2.1.2 与非门（NAND）、或非门（NOR）、异或门（XOR）、同或门（XNOR）
与非门是与门的输出取反，或非门是或门的输出取反。异或门输出为1当输入不同（一个0一个1），同或门则输出为1当输入相同。值得注意的是，NAND门和NOR门都是“通用门”，即仅用其中一种门就能实现任何逻辑功能。这在集成电路设计中极为重要——例如，CMOS工艺中NAND门比AND门更高效，因此常用NAND门加反相器来构建AND功能。
2.2 组合逻辑电路设计
2.2.1 最小项与最大项表达式
最小项是对于n个输入变量的一个乘积项，每个变量以原变量或反变量形式出现一次。将真值表中所有输出为1的行对应的最小项相“或”，即得标准与或式（最小项之和）。类似地，最大项是每个输入变量以原或反形式出现的和项，将输出为0的行对应的最大项相“与”，得到标准或与式（最大项之积）。两种表达式可互相转换。
2.2.2 加法器（半加器、全加器、超前进位加法器）
半加器接收两个1位二进制数，输出和（S）与进位（C）。全加器增加了一个进位输入，可实现3个1位数的加法。将多个全加器串联构成行波进位加法器，但进位传播延迟随位数增加而增长。超前进位加法器通过并行计算所有位的进位，将延迟从O(n)减少到O(log n)，是高性能算术单元的基础。
2.2.3 多路选择器（MUX）与译码器（Decoder）
多路选择器（MUX）从多个输入中选择一路输出，其选择信号控制具体通道。2^n输入MUX需要n根选择线。译码器将n位二进制输入编码为2^n根输出线中的一根有效，常用于地址解码或实现小规模逻辑函数。两者均可通过布尔表达式或真值表设计。
2.2.4 比较器、编码器与奇偶校验器
比较器判断两个二进制数的大小或相等关系。编码器与译码器互为逆操作，将多根输入线中的有效信号编码为二进制代码（如8线-3线编码器）。奇偶校验器统计输入中1的个数是奇数还是偶数，在数据传输中用于检测单比特错误。
2.3 组合逻辑中的竞争与冒险
2.3.1 静态冒险与动态冒险
竞争指由于不同路径的延迟差异，导致信号到达某个门的时间不一致。静态冒险指输入变化前后输出应保持不变，但由于竞争而暂时产生错误脉冲（毛刺）。动态冒险指输出在正确变化一次之前出现了多次不期望的翻转。静态1型冒险和静态0型冒险分别指输出保持1或0时出现的毛刺。
2.3.2 消除冒险的方法（增加冗余项、选通脉冲）
消除静态冒险的常用方法是在逻辑表达式中增加冗余项，使所有相邻最小项都被直接覆盖——这本质上是保证卡诺图中相邻的“1”方格之间有至少一个公共的乘积项。另一种方法是在输出端加选通脉冲，在信号稳定后再采样，避免毛刺被后续电路捕获。对于动态冒险，通常通过优化门级延迟平衡来消除。
3 时序逻辑电路
3.1 锁存器与触发器
3.1.1 SR锁存器（与非门/或非门实现）
SR锁存器是最基本的时序存储单元。利用两个交叉耦合的与非门（或或非门）构成，具有两个输入S（置位）和R（复位），两个输出Q和Q'。其工作特性决定了当S和R同时有效时，锁存器会进入不确定状态（对与非门实现，S=R=0导致Q=Q'=1），这是设计中的禁忌。SR锁存器是电平敏感型，即输出随输入电平变化而更新。
3.1.2 D触发器、JK触发器、T触发器
D触发器将输入数据在时钟边沿采样并输出，解决了SR锁存器的不确定态问题。JK触发器是SR锁存器的增强版，消除不确定态：J=K=1时输出翻转。T触发器则是JK触发器的特例（J=K=T），每次时钟边沿都翻转一次，广泛用于计数器。这些触发器都是边沿敏感型，只在时钟上升沿或下降沿改变状态。
3.1.3 主从触发器与边沿触发
主从触发器由两级锁存器串联构成（主级和从级），主级在时钟高电平采样，从级在时钟低电平传递输出。这种结构有效避免了“一次改变”问题（即时钟高电平期间输入多次变化导致的错误）。现代数字电路中更常用的是边沿触发器（如正边沿触发D触发器），它仅在时钟跳变瞬间采样，设计更简洁且性能更好。
3.2 时序电路分析
3.2.1 状态表、状态图与状态机（FSM）
时序电路的状态可以用状态表或状态图描述。状态表列出每个当前状态下，各输入组合对应的下一状态和输出；状态图用圆表示状态，箭头表示状态转换，标注输入/输出。有限状态机（FSM）是这种建模方法的通用名称，广泛应用于控制器设计。
3.2.2 米利型 vs. 摩尔型
米利型状态机的输出依赖于当前状态和当前输入，输出在输入变化后立即可能变化。摩尔型状态机的输出仅依赖于当前状态，与输入无关。米利型通常输入到输出的延迟更短，但容易产生毛刺；摩尔型输出更稳定但状态数可能更多。选择取决于应用场景对时序的要求。
3.3 常用时序模块
3.3.1 寄存器与移位寄存器
寄存器由一组触发器组成，用于并行存储多位数据。移位寄存器在时钟控制下，将数据逐位向左或向右移动，常用于串行到并行的数据转换、乘法/除法（通过左移乘以2，右移除以2）以及延时线。
3.3.2 计数器（二进制、十进制、环形、扭环计数器）
二进制计数器按2的幂次递增，n位计数器可计数0到2^n-1。十进制计数器（BCD计数器）从0000到1001循环。环形计数器将最后一个触发器的输出反馈到第一个触发器的输入，构成循环移位；扭环计数器（约翰逊计数器）将反相输出反馈到输入端，可实现特定编码模式。
3.3.3 分频器与序列检测器
分频器利用计数器将高频时钟信号分频为较低频率。序列检测器是一个特定的状态机，用于识别输入序列中是否包含某个给定模式（如检测“101”序列）。这类电路在通信协议解码中常见。
3.4 时序电路中的时序约束
3.4.1 建立时间、保持时间与时钟偏斜
建立时间（t_setup）指数据在时钟有效沿之前必须保持稳定的最短时间。保持时间（t_hold）指数据在时钟有效沿之后必须保持稳定的最长时间。若数据建立不足，触发器可能进入亚稳态（输出不确定）。时钟偏斜指同一时钟信号到达不同触发器的延迟差异，可能导致违反保持时间。设计时需保证最小数据传播延迟大于时钟偏斜，以防止保持时间违例。
3.4.2 最大时钟频率计算
最大时钟频率由最坏路径的延迟决定：f_max ≤ 1 / (t_clk-to-q + t_comb_max + t_setup - t_skew)，其中t_clk-to-q是触发器的时钟到输出延迟，t_comb_max是最长组合逻辑路径延迟，t_setup是建立时间，t_skew是时钟偏斜。实际设计中通常加入裕量，以保证工艺偏差和温度变化下的可靠性。
4 数字集成电路实现
4.1 半导体工艺基础
4.1.1 二极管、BJT、MOSFET的逻辑开关特性
二极管可用于简单逻辑门（如二极管逻辑），但存在电平退化问题。双极型晶体管（BJT）能提供高增益，TTL（晶体管-晶体管逻辑）曾是主流，速度快但功耗较高。MOSFET（金属-氧化物-半导体场效应管）因其低功耗和高集成度成为现代集成电路的主力，CMOS（互补金属氧化物半导体）更是统治了VLSI市场。MOSFET沟道类型有NMOS（N沟道）和PMOS（P沟道），两者互补使用构成CMOS门。
4.2 逻辑家族
4.2.1 双极型逻辑（TTL、ECL、I²L）
TTL（晶体管-晶体管逻辑）是20世纪70-80年代的主流，以多发射极BJT实现与门功能，具有中等功耗和速度。ECL（发射极耦合逻辑）是速度最快的双极型逻辑家族，但功耗巨大，用于超高速系统。I²L（集成注入逻辑）以极低功耗见长，但速度慢，曾被用于手表等低功耗设备。
4.2.2 单极型逻辑（CMOS、NMOS、动态逻辑）
CMOS由NMOS和PMOS配对构成，只在状态切换瞬间消耗动态功耗，静态功耗极低（现代工艺因漏电流略有增加），且噪声容限好。NMOS逻辑只用NMOS管，面积小但静态功耗高。动态逻辑利用电容存储电荷实现逻辑暂存，可进一步减小面积和功耗，但需周期性刷新且对噪声敏感。
4.2.3 关键参数对比：功耗、速度、噪声容限、扇出
扇出指一个门输出能驱动的标准输入个数。TTL扇出约10，CMOS扇出可超过50（但速度会降低）。CMOS在功耗与速度权衡上表现最佳：静态功耗低，动态功耗仅与切换频率和电容相关。ECL速度最快但功耗高出两个数量级。噪声容限方面，CMOS接近电源电压一半，TTL约0.4V，ECL较低。设计者需根据应用目标选择合适逻辑家族。
4.3 VLSI设计流程
4.3.1 从门级到版图：综合、布局、布线
设计从行为级描述（如Verilog/VHDL）开始，经逻辑综合转换为门级网表。自动布局布线（APR）工具将门放置在芯片核心区域（布局），然后连接各门之间的导线（布线）。版图是最终掩膜板的几何描述，需满足设计规则检查（DRC）和电路规则检查（LVS）。整个过程伴随仿真验证，以确保性能达标。
4.3.2 标准化单元与全定制设计
标准单元设计使用预定义的功能块（如基本逻辑门、触发器等），高度固定、宽度可变，可快速拼装成大规模数字芯片。全定制设计则从每个晶体管尺寸和互连开始手动优化，能获得最佳性能、最小面积，但研发周期长、成本高，通常只用于对性能极度敏感的关键块（如CPU核心关键路径、存储器单元）。
4.4 可编程逻辑器件（PLD）
4.4.1 PLA、PAL、CPLD
PLA（可编程逻辑阵列）由可编程与阵列和可编程或阵列构成，可灵活实现任何逻辑函数，但速度慢、成本高。PAL（可编程阵列逻辑）的或阵列固定，与阵列可编程，结构更简单、速度快。CPLD（复杂可编程逻辑器件）集成了多个PAL块和全局互连，适用于中小规模逻辑设计。
4.4.2 FPGA架构（LUT、可编程互连、I/O块）
FPGA（现场可编程门阵列）采用查找表（LUT）作为基本逻辑单元——一个K输入LUT可存储2^k位的真值表，实现任意K输入逻辑。可编程互连通过开关矩阵连接各个LUT和寄存器，形成任意复杂电路。I/O块负责芯片与外部引脚的接口，支持多种电平标准。FPGA的灵活性使其成为原型验证和中小批量数字系统的主流。
5 数字电路的应用
5.1 运算与数据处理
5.1.1 算术逻辑单元（ALU）
ALU是CPU的核心组件，可执行加、减、与、或、异或、移位等操作。它通常由两个输入寄存器、一个加法器、一组逻辑门和一个选择器组成，控制信号决定具体操作。现代ALU支持多种标志输出（如零、进位、溢出、符号），供后续分支判断。
5.1.2 乘法器与除法器
乘法器实现两个二进制数的乘法，基本方法包括移位加法和Wallace树乘法（利用超前进位加法器并行累加部分积）。除法器常用恢复法或不恢复法逐位计算。乘法器和除法器在DSP和CPU中是最消耗门资源的运算单元之一。
5.2 存储与记忆
5.2.1 静态随机存取存储器（SRAM）
SRAM用6个晶体管构成一个存储单元（两个交叉耦合反相器加两个存取管），数据可永久保持（只要有电源）。其读写速度快、无需刷新，但面积大、成本高，常用于CPU缓存和寄存器堆。
5.2.2 动态随机存取存储器（DRAM）与刷新逻辑
DRAM单元仅用一个晶体管加一个电容存储电荷，结构紧凑、密度高，但电容电荷会随时间泄漏，必须定期刷新（每几毫秒刷新一次）。DRAM是主存（内存）的标准实现，延迟比SRAM大但成本低。
5.2.3 只读存储器（ROM、EPROM、EEPROM、Flash）
ROM（只读存储器）在制造时固化了数据。EPROM（可擦除可编程ROM）可通过紫外线擦除并重新编程。EEPROM（电可擦除可编程ROM）允许逐字节电擦除和编程。Flash存储器是EEPROM的变体，采用块擦除机制，速度快、密度高，成为现代SSD、U盘和移动设备存储的主流。
5.3 通信与接口
5.3.1 串行通信（UART、SPI、I²C）
UART（通用异步收发器）实现异步串行通信，用起始位、数据位、校验位和停止位封装数据。SPI（串行外设接口）是一种同步全双工协议，主设备产生时钟，从设备同步收发。I²C（内部集成电路）使用两根线（时钟和数据线），支持多主多从，通过地址寻址，广泛应用于传感器和低速外设。
5.3.2 并行总线与信号完整性
并行总线（如PCI、DDR内存总线）同时传输多位数据，可达很高带宽，但信号完整性挑战大——串扰、反射、时钟偏斜在高频时严重。工程师使用匹配端接、差分对和等长布线来缓解这些问题。现代高性能系统逐渐转向高速串行总线（如PCIe、SATA），以减少信号完整性成本和引脚数。
5.4 特殊用途
5.4.1 数字信号处理（DSP）中的乘累加单元
DSP核心操作是乘累加（MAC）：y += a * b。专用MAC单元由乘法器和加法器构成流水线结构，每个时钟周期可完成一次乘加，是数字滤波器（FIR、IIR）和FFT算法的硬件基石。
5.4.2 微控制器与嵌入式系统
微控制器（MCU）将CPU、RAM、闪存、定时器和各种外设接口集成在一颗芯片上，用于物联网、汽车电子、家电等场景。其数字电路部分包括指令解码逻辑、中断控制器和通用I/O口。低功耗设计（如睡眠模式、动态电压频率调整）是嵌入式MCU的关键。
5.4.3 数字电源管理（PWM、Buck/Boost数字控制）
数字电源管理利用PWM（脉宽调制）产生脉冲宽度可调的波形，控制开关管导通时间，将输入电压转换为目标输出电平。数字控制环路通过ADC采样输出电压，数字PID控制器计算占空比，调节速度比模拟方案更灵活。数字电源广泛用于电脑主板、服务器和便携设备的供电管理。
6 测试与故障诊断
6.1 故障模型与测试生成
6.1.1 固定型故障、桥接故障、延迟故障
固定型故障（stuck-at fault）是最基本模型，假设某信号线固定为逻辑0或1。桥接故障指两条信号线短路。延迟故障指信号传播路径的延迟超出设计范围，使时序违例。这些模型对测试生成和故障定位至关重要。
6.1.2 自动测试向量生成（ATPG）
ATPG算法（如D算法、FAN算法）自动生成输入测试向量，以检测特定故障是否存在。经典的D算法通过“敏感性传播”和“正确性判断”过程，找到能将故障传播到观测点的向量。现代ATPG工具可处理百万门级设计，覆盖率通常要求在99%以上。
6.2 可测性设计（DFT）
6.2.1 扫描链（Scan Chain）与边界扫描（JTAG）
扫描链将普通触发器替换为扫描触发器（具扫描输入和正常输入切换功能），在测试模式下串联成移位寄存器，可将测试状态注入并读出。边界扫描（JTAG标准）在芯片I/O引脚周围增加扫描寄存器以测试外部互连，是PCB级测试的标准方法。
6.2.2 内建自测试（BIST）
BIST在芯片内部集成测试生成器和响应分析器，使芯片可自我测试。常见于内存（MBIST）和高速收发器（BIST），通过伪随机序列生成和签名分析，判断功能完整性。BIST可降低对外部测试设备的依赖并提高测试覆盖率。
6.3 逻辑分析仪与万用表快速定位技巧
6.3.1 烧脑的“诡异”现象：毛刺、亚稳态、电源噪声
毛刺（glitch）是组合逻辑中短暂的错误脉冲，可通过示波器或逻辑分析仪捕获，尤其是在时钟边沿附近检查。亚稳态发生在建立/保持时间违例时，输出稳定在中间电压并持续不确定时间，可通过加两级同步器避免。电源噪声由大电流瞬态引起，可导致芯片行为异常，增加去耦电容和优化电源分配网络可缓解。老工程师常调侃这些现象是由于释放了“魔法烟雾”——一旦芯片冒烟（过流烧毁），那便是所有故障的终极解决方案。
7 历史与未来
7.1 从继电器到真空管时代
数字电路的历史可追溯到19世纪的继电器逻辑，如电磁继电器构成的电话交换机和机械计算器。20世纪30年代，阿兰·图灵等人在理论上奠定了计算模型。40年代，真空管（电子管）替代继电器，实现了ENIAC等第一台电子数字计算机——庞大的体积、高功耗和低可靠性（每几分钟真空管就烧坏一只）是那个时代的标志。
7.2 晶体管与集成电路的诞生
1947年贝尔实验室发明晶体管，迅速取代真空管，大大缩小了体积、降低了功耗。1958年，杰克·基尔比在德州仪器制作了第一个集成电路（集成一个振荡器和两个晶体管）；同年，罗伯特·诺伊斯在仙童公司实现了更实用的硅平面工艺。集成电路的诞生标志着数字电路进入现代阶段。
7.3 摩尔定律的狂欢与迟暮
7.3.1 经典摩尔定律曲线
1965年，戈登·摩尔提出集成电路上可容纳的晶体管数量每18-24个月翻一番。这一预言在随后数十年惊人地准确：从Intel 4004的2300个晶体管到现代GPU的数百亿个，性能提升超过了六个数量级。然而，随着工艺逼近原子尺度（5nm、3nm、2nm），物理极限使翻倍速度放缓，摩尔定律进入迟暮。
7.3.2 后摩尔时代的替代方案（量子、神经形态、光子计算）
后摩尔时代涌现多种替代方案：量子计算利用量子比特叠加态和纠缠态，有望在密码学、材料科学等领域实现指数级加速；神经形态计算模仿大脑神经元和突触架构，以极低功耗处理模式识别任务；光子计算用光而非电传输信号，带宽高、能耗低。这些新技术目前多处于实验室阶段，但预示着数字电路未来可能的飞跃。
7.4 数字电路的冷知识
7.4.1 为什么逻辑电平通常用5V/3.3V/1.8V？
5V是早期TTL的标准，源于晶体管饱和压降和可靠裕量的工程妥协。随着工艺缩小，较高电压会导致过大的电场和功耗，因此逐步降低到3.3V（0.35微米工艺）、1.8V（0.13微米）甚至更低的0.9V（先进工艺）。每个电压级别都是半导体介质击穿强度、能耗和性能三者的平衡结果。
7.4.2 一个NAND门就能实现全部逻辑功能？（是的，它叫通用门）
是的，NAND门是通用门：NOT功能通过将两个输入短接实现；AND功能通过一个NAND加一个NOT实现；OR功能由德摩根定律转换为NAND形式。因此，任何复杂的数字电路理论上都可以只用NAND门搭建——这也是CMOS工艺中为何优先优化NAND门面积和速度的原因。
7.4.3 那些年工程师调侃的“魔法烟雾”（Magic Smoke）传说
工程师常开玩笑说，电子设备工作是因为“魔法烟雾”被困在芯片内部——一旦烟雾跑出来（芯片烧毁），设备就坏了。这显然是对半导体过载时封装冒烟或击穿现象的幽默解读。虽然“魔法烟雾”只是调侃，但它提醒着每一位数字电路设计者：静电放电、过压和过热都是真实存在的敌人，而良好的电路保护才是对抗它们的唯一“魔法”。