概述

OR门（OR gate）是数字逻辑电路中的基本门电路之一，用于实现逻辑“或”运算。其输出为高电平（逻辑1）当且仅当至少一个输入为高电平；否则输出为低电平（逻辑0）。OR门是构建组合逻辑与时序逻辑的基础元件，广泛应用于计算机、嵌入式系统及数字信号处理等领域。

1 定义与工作原理

1.1 逻辑功能

OR门的核心功能是对二进制输入进行“或”运算，即只要有一个输入为真，则结果即为真。它模拟了日常语言中“或者”的语义——例如，“今天下雨或者刮风”中，只要有一件事发生，该陈述就成立。

1.1.1 布尔代数表达式：Y = A + B

在布尔代数中，OR门的输出Y与输入A、B之间的关系用加法运算符“+”表示，写作：

Y = A + B

这里的“+”并非算术加法，而是逻辑或运算。例如：

  • 若A=0，B=0，则Y=0+0=0
  • 若A=0，B=1，则Y=0+1=1
  • 若A=1，B=0，则Y=1+0=1
  • 若A=1，B=1，则Y=1+1=1

注意：在逻辑代数中，1+1仍等于1，而非算术中的2。

1.1.2 二输入与多输入扩展

最基本的OR门为二输入形式。通过级联或使用集成多输入结构，可实现三输入、四输入乃至更多输入端的OR门。多输入OR门的输出仅在所有输入均为0时才为0，否则为1。例如，一个四输入OR门的布尔表达式为：Y = A + B + C + D。

1.2 真值表

真值表以表格形式列出所有输入组合对应的输出值，直观反映OR门的逻辑行为。

1.2.1 二输入OR门真值表

输入A输入B输出Y
000
011
101
111

从上表可清晰看出，仅当A和B同时为0时，输出才为0。

1.2.2 多输入OR门真值表推导

对于n输入OR门，其真值表包含2^n行。输出为1的情况有2^n - 1种（即除全0外的所有组合）。例如，三输入OR门（A、B、C）的真值表可推导为：仅在A=B=C=0时输出0；任何其他组合均输出1。

2 表示方式

2.1 标准逻辑符号

OR门在电路图中以特定符号表示，常见标准有IEEE/ANSI和IEC两种。

2.1.1 IEEE/ANSI标准符号（形状）

IEEE/ANSI标准将OR门符号设计为一个圆弧状的“子弹头”形状，左侧为多个凹入的输入端（通常为弧线连接），右侧为凸出的输出端。该符号因其形象化被称为“OR形状”，在北美及东亚地区广泛使用。

2.1.2 IEC标准矩形符号（“≥1”标记）

IEC标准采用矩形框表示逻辑门，内部标注特定文字。OR门的矩形框内写有“≥1”，意为“大于或等于1个输入为真”。输入和输出线从矩形两侧引出，清晰简明，在欧洲等地常见。

2.2 布尔代数表示

如前所述，OR门在布尔代数中用“+”运算符表示。在计算机编程中，常使用“”符号（如C语言中的逻辑或运算符）来表示OR功能。在一些硬件描述语言中，则直接写作“OR”或“or”。

2.3 波形图

波形图以时序方式展示OR门输入与输出的电平变化。假设输入A在t1时刻从0跳变到1，输入B在t2时刻从0跳变到1，则输出Y在t1时刻即跟随A变为1，并在A和B中至少一个为1的时段保持高电平。仅当A和B同时为0时，输出才跳回0。

3 电路实现

3.1 二极管-电阻逻辑（DRL）实现

最简单的OR门可由二极管和电阻构成。将多个二极管的阳极连接至输入端，阴极连接至公共输出端，并通过一个上拉电阻接至电源Vcc。当任一输入为高电平时，对应二极管导通，输出端电压被拉至接近电源电压（逻辑1）；仅当所有输入均为低电平时，二极管均截止，输出端通过电阻下拉至地（逻辑0）。DRL电路结构简单，但驱动能力弱，信号衰减大，现已较少使用。

3.2 晶体管-晶体管逻辑（TTL）实现

TTL是20世纪60至80年代的主流数字逻辑技术，利用双极型晶体管构成门电路。

3.2.1 标准TTL OR门电路

标准TTL OR门通常由多发射极晶体管和输出级组成。多发射极晶体管的每个发射极对应一个输入端，当任一输入为高电平时，晶体管导通，驱动输出级产生高电平。TTL OR门具有较强驱动能力，但功耗较高。

3.2.2 改进型（如Schottky TTL）

为提升速度，Schottky TTL在晶体管基极与集电极之间接入肖特基二极管，防止晶体管进入深度饱和，从而显著缩短传播延迟。Schottky TTL OR门在保留TTL兼容性的同时，速度可比标准TTL快数倍。

3.3 CMOS实现

CMOS（互补金属氧化物半导体）技术以低功耗和高集成度著称，是现代数字电路的主流技术。

3.3.1 互补CMOS OR门结构

CMOS OR门由PMOS上拉网络和NMOS下拉网络组成。上拉网络采用PMOS管并联结构：只要任一输入为0，对应PMOS管导通，将输出上拉至Vdd（逻辑1）。下拉网络采用NMOS管串联结构：仅当所有输入均为0时，串联通路才导通，将输出下拉至地（逻辑0）。这种互补结构确保静态功耗极低。

3.3.2 传输门实现示例

另一种CMOS实现方式是利用传输门和反相器构造OR门。例如，使用两个传输门分别传递输入A和B，再通过一个NOR门加反相器构成。这种实现方式在复杂的VLSI设计中可灵活布线，但信号完整性和延迟需要仔细优化。

3.4 其他实现（如RTL、ECL）

  • RTL（电阻-晶体管逻辑）：用电阻替代二极管，与晶体管配合实现OR功能，结构简单但速度慢、驱动弱，已基本淘汰。
  • ECL（发射极耦合逻辑）：采用差分对结构，工作在非饱和区，速度极快但功耗高，常用于超高速通信和特殊计算领域。

4 性能参数

4.1 传播延迟

传播延迟指从输入端信号变化到输出端响应变化所需的时间。OR门的传播延迟通常在纳秒级，具体取决于工艺技术和电路结构。CMOS OR门传播延迟约1-10纳秒，而ECL OR门可短至亚纳秒。

4.2 功耗

功耗分为静态功耗和动态功耗。CMOS OR门静态功耗极低（仅漏电流），但动态功耗随频率升高而增大。TTL OR门静态功耗较高，但动态特性较稳定。低功耗应用通常优先选择CMOS。

4.3 扇入与扇出

  • 扇入：OR门可接受的输入数量。标准CMOS门的扇入通常为2-4，多输入门可通过级联或定制实现。
  • 扇出：OR门输出端可可靠驱动的负载门数量。扇出受限于驱动级电流能力，高速设计时需控制扇出以避免信号劣化。

4.4 噪声容限

噪声容限指电路在正确处理信号前提下所能容忍的噪声电压幅度。CMOS OR门噪声容限通常较高（约30%-40%Vdd），而TTL噪声容限相对较低，需要更严格的电源和接地设计。

5 应用场景

5.1 组合逻辑电路

5.1.1 基本算术单元（如半加器）

在半加器中，OR门用于产生进位信号的一个中间步骤。具体而言，半加器的和由异或门产生，进位则由与门产生，但OR门可与其他逻辑门配合形成更复杂的加法器结构。

5.1.2 编码器与译码器

在优先编码器中，OR门用于合并多个输入信号，生成二进制输出位。在译码器中，OR门可用于实现“任意输入有效”的判定。

5.2 控制逻辑

5.2.1 中断请求合并

在微处理器系统中，多个外设的中断请求线可通过OR门合并为单根中断线送入CPU。任一外设触发中断时，OR门输出高电平，通知CPU进行处理。

5.2.2 复位与使能信号生成

多个复位源（如外部按键、看门狗定时器等）可通过OR门合并为一个全局复位信号。同样，多个使能条件也可通过OR门组合，以激活某个功能模块。

5.3 可编程逻辑器件中的实现

在FPGA/CPLD等可编程逻辑器件中，OR门通常由查找表（LUT）实现。LUT预先存储真值表，通过配置位实现任意逻辑功能，包括多输入OR门。这种实现方式灵活高效，是数字系统设计的核心基础。

6 相关逻辑门

6.1 与门（AND gate）

与门实现逻辑“与”运算，输出为1仅当所有输入均为1。其布尔表达式为Y = A · B。与OR门相反，与门要求“全部满足”。二者常共同构成复杂逻辑函数。

6.2 非门（NOT gate）

非门实现逻辑取反，输出始终与输入相反。将OR门的输出接至非门，即可得到或非门（NOR gate）——这一组合十分常见。

6.3 或非门（NOR gate）

或非门是OR门与NOT门的级联，输出为OR运算的取反。其布尔表达式为Y = (A + B)'。或非门具有通用性（可实现任何逻辑功能），常作为基本逻辑器件使用。

6.4 异或门（XOR gate）

异或门输出为1当且仅当输入不同。其布尔表达式为Y = A ⊕ B。异或门在算术运算（如加法器）和纠错码设计中扮演关键角色，与OR门有本质区别：OR门无法区分“两者均为1”与“仅一个为1”的情况。

7 常见问题与误区

7.1 与“或”运算的类比混淆

日常语言中的“或”有时具有排他性（“你要咖啡或茶，但不能都要”），但逻辑OR门是包含性（inclusive-OR）的，即当两个输入均为1时输出仍为1。初学者常将此混淆为异或（XOR）行为，需特别注意。在解释OR门时，“要么...要么...”的排他性表述应替换为“至少一个...”。

7.2 高电平有效与低电平有效定义

OR门默认定义为“高电平有效”，即输入端接高电平（逻辑1）代表“真”。若系统采用低电平有效（逻辑0代表真），则此时OR门的行为相当于逻辑“与”运算。设计者应明确系统约定，否则可能出现逻辑混乱。常见的调侃：把OR门当成“佛系门”——“只要有一个躺平（低电平），输出就躺平（低电平）”，这其实是对低电平有效逻辑的误解。

7.3 多输入级联时的信号完整性

当用多个二输入OR门级联实现多输入OR时，信号在中间节点可能因传播延迟产生毛刺（glitch）。例如，输入信号不同步变化时，输出可能会短暂出现非预期值。在高频设计中，需注意级联深度和信号同步，或直接使用多输入集成OR门（如74LS32为四二输入OR门，但某些系列有专用四输入OR门）。使用前请核实器件手册，避免写出“我把两个OR门接起来，它就变成三输入了——结果它输出像跳舞一样”这种惨案。