超大规模集成电路（Very Large Scale Integration, VLSI）是指将数十万至数十亿个晶体管集成到单一芯片上的半导体设计与制造技术。自20世纪70年代发展以来，VLSI已成为现代电子设备的核心基础，广泛应用于计算机、通信、消费电子、汽车和工业控制等领域。其关键技术涵盖芯片架构设计、逻辑综合、物理布局布线、制造工艺（如CMOS）以及测试与封装。VLSI的进步遵循摩尔定律，通过不断缩小特征尺寸和提升集成度，实现了计算性能的指数级增长与功耗的持续降低。
1 历史与发展
1.1 从SSI到VLSI的演进
集成电路的发展始于20世纪60年代的小规模集成（SSI），每芯片仅集成几个到几十个晶体管。70年代进入中规模集成（MSI），集成数百个晶体管。随后大规模集成（LSI）在80年代达到每芯片数千至数万个晶体管。90年代起，VLSI技术使单芯片集成度突破十万至数十亿晶体管，并进一步向极大规模集成（ULSI）演进。这一演进得益于光刻精度提升、工艺尺寸缩小和设计自动化工具的成熟。
1.2 摩尔定律的驱动与挑战
由戈登·摩尔于1965年提出的摩尔定律指出，集成电路上可容纳的晶体管数目约每两年翻一番。该定律在过去数十年内有效指导了VLSI的持续微缩与性能提升。然而，随着特征尺寸逼近物理极限（如5nm以下节点），量子效应、漏电流增加和制造难度上升带来显著挑战。业界通过引入FinFET、极紫外光刻（EUV）等技术延缓定律失效，但功耗密度和成本控制仍是关键瓶颈。
1.3 当代VLSI工艺节点
截至2020年代，主流VLSI工艺节点包括7nm、5nm、3nm，并向2nm及以下推进。台积电、三星和英特尔等厂商竞相开发先进制程。3nm工艺相比5nm实现了约30%的功耗降低或15%的性能提升。更小节点（如2nm）将采用纳米片（GAAFET）架构，并借助背面供电网络等创新突破互连瓶颈。同时，成熟节点（如28nm、180nm）仍广泛应用于模拟、功率和物联网芯片。
2 设计流程
2.1 前端设计
2.1.1 系统规格与架构设计
前端设计始于系统规格定义，明确芯片的功能、性能、功耗和面积目标。架构设计阶段进行微架构选择，包括指令集、数据通路、存储层次和总线结构。设计团队使用高级语言（如SystemC）或电子系统级（ESL）工具建立行为模型并进行快速探索，为后续实施奠定基础。
2.1.2 RTL设计与仿真
在寄存器传输级（RTL）使用硬件描述语言（如Verilog、VHDL）描述数字逻辑。设计人员编写模块代码并通过仿真验证功能正确性，仿真工具（如ModelSim、VCS）配合波形分析检查时序与逻辑行为。该阶段还需建立测试用例与覆盖率指标，确保设计满足规格。
2.1.3 逻辑综合
逻辑综合工具将RTL代码映射到目标工艺库的标准单元（如与非门、触发器），生成门级网表。综合过程需满足时序约束、面积目标和功耗预算。常用工具包括Design Compiler（Synopsys）和Genus（Cadence）。综合结果随后传递给后端设计。
2.2 后端设计
2.2.1 物理设计（布局与布线）
物理设计将门级网表转化为芯片版图。包括布局（Placement）将标准单元放置在芯片内，时钟树综合（CTS）构建低偏斜时钟网络，以及布线（Routing）在金属层中连接各单元。工具如Innovus（Cadence）和IC Compiler（Synopsys）执行自动化布局布线，并需考虑设计规则检查（DRC）和电气规则检查（ERC）。
2.2.2 时序分析与验证
静态时序分析（STA）通过检查所有路径的建立时间与保持时间，确保芯片在所有工作条件下满足时序要求。工具如PrimeTime（Synopsys）计算路径延迟。若违例，需调整单元尺寸、插入缓冲器或修改布线。时序验证是签核（Sign-off）前的关键步骤。
2.2.3 功耗分析与优化
功耗分析评估动态功耗（开关功耗）与静态功耗（漏电流）。设计早期通过功耗估算指导架构选择；后端阶段利用工具（如Voltus、PrimePower）进行精确分析。优化技术包括门控时钟、多阈值电压库、电压频率调节（DVFS）以及电源网络规划。
2.3 设计验证与测试
2.3.1 功能验证
功能验证确保芯片逻辑功能正确。采用动态仿真、形式化验证和硬件加速等方法。验证团队使用随机约束测试（CRT）、断言（Assertion）和覆盖模型进行完备性检查。后仿真（Post-layout仿真）包括寄生参数反标注，以验证版图后的行为。
2.3.2 可测试性设计（DFT）
DFT通过插入扫描链、边界扫描（JTAG）和存储器内建自测试（MBIST）增强芯片可测性。扫描链将触发器连接为移位寄存器，供测试向量扫描输入/输出。自动测试模式生成（ATPG）产生故障覆盖向量，用于制造测试。DFT结构可检测制造缺陷，提高良率诊断效率。
3 制造工艺
3.1 晶圆制备与光刻
制造从单晶硅拉制成晶圆开始，经切、磨、抛形成洁净表面。光刻工艺通过涂胶、曝光、显影在晶圆上形成掩膜图案。先进工艺采用极紫外光刻（EUV）实现更小线宽。光刻胶经刻蚀传递图案到下层材料，重复多层构建晶体管与互连。
3.2 掺杂与薄膜沉积
掺杂通过离子注入向硅中引入杂质（如硼、磷）形成N型或P型区域，调整晶体管阈值电压。薄膜沉积技术（化学气相沉积CVD、物理气相沉积PVD）生长绝缘层（SiO₂、SiN）和导电层（多晶硅、金属）。原子层沉积（ALD）用于极薄高k介质层（如HfO₂）以减小栅氧漏电流。
3.3 互连与刻蚀
互连层使用金属（铜、铝）与低k介电材料构建。铜互连通过大马士革工艺（镶嵌）实现，包括刻蚀沟槽、沉积铜、化学机械抛光（CMP）平坦化。刻蚀工艺（干法RIE）精确去除不需要的材料，形成通孔与导线。多层互连可达10层以上，分布电阻电容影响信号延迟。
3.4 良率与工艺控制
良率是晶圆上合格芯片的比例，受缺陷密度、工艺窗口和设计裕度影响。在线监控使用光学检测、电子束检测和测试结构（如参数量测、环形振荡器）进行参数控制。统计过程控制（SPC）维护工艺稳定性。良率模型（如负二项模型）用于预测。冗余设计（如存储器的备用行/列）和DFT辅助提高最终良率。
4 核心组件与电路类型
4.1 CMOS逻辑门
互补金属氧化物半导体（CMOS）是VLSI最基础的逻辑门结构，由N沟道（NMOS）和P沟道（PMOS）晶体管互补组合而成。CMOS反相器、与非门、或非门等标准单元构成数字电路基本积木。CMOS具有低静态功耗和高噪声容限优点。动态逻辑（如多米诺逻辑）用于特定高性能路径，但功耗较大。
4.2 存储器（SRAM、DRAM、Flash）
嵌入式存储器在SoC中占大量面积。SRAM采用六晶体管单元（6T），速度快但面积大，用于缓存。DRAM利用电容存储电荷，需刷新，密度高且成本低，广泛用于主存。Flash存储器基于浮栅晶体管，非易失，用于固件和存储卡。各类存储器均通过行译码器、灵敏放大器等外围电路访问。VLSI集成度提升推动了3D NAND等堆叠结构。
4.3 模拟与混合信号电路
模拟电路包括运算放大器、模数转换器（ADC）、数模转换器（DAC）、锁相环（PLL）等。混合信号芯片在同一衬底上集成模拟与数字电路，需要精心隔离噪声（如深阱隔离、保护环）。VLSI技术使系统级芯片（SoC）能够集成无线收发器、电源管理等模拟模块，挑战在于低电压下保持线性度与精度。
4.4 专用集成电路（ASIC）与现场可编程门阵列（FPGA）
ASIC是针对特定应用定制的VLSI芯片，具有高能效和低成本的批量优势，但开发周期长。FPGA由可配置逻辑块（CLB）和互连阵列组成，用户可通过编程实现任意逻辑功能。现代FPGA集成硬核处理器、DSP模块和高速收发器，广泛应用于原型验证、通信和加速计算。VLSI技术推动FPGA向更小工艺进发，密度接近ASIC。
5 应用领域
5.1 微处理器与片上系统（SoC）
微处理器（如x86、ARM架构）是VLSI的典型代表，集成多核、多级缓存和超流水线。SoC将CPU、GPU、DSP、内存控制器、I/O接口整合单芯片，广泛用于智能手机、物联网和嵌入式系统。VLSI集成度提升使更多功能（如AI引擎、安全模块）集成于SoC。
5.2 通信与网络芯片
通信芯片涵盖基带处理器、射频收发器和网络交换芯片。VLSI技术实现了高速SerDes、Wi-Fi/蓝牙组合芯片和5G调制解调器。网络处理器（NPU）集成帧处理、包分类和流量管理。高速接口（如PCIe Gen5、Ethernet 400GbE）依赖先进工艺中的高速模拟电路。
5.3 图像传感器与显示驱动
CMOS图像传感器（CIS）将像素阵列与读出电路集成，采用背照式（BSI）和堆叠式结构缩小像素尺寸。显示驱动芯片（如TDDI）集成触控与驱动功能，支撑高分辨率LCD和OLED屏幕。VLSI工艺帮助实现更低的噪声、更高的帧率以及低功耗模式。
5.4 人工智能加速器
AI加速器（如GPU、TPU、NPU）专为神经网络计算设计。其VLSI特性包括大量乘加运算单元（MAC）、片上存储（SRAM/SRAM）以及数据流架构。先进工艺节点使加速器在功耗约束下提供巨大算力。稀疏化、量化、存内计算等硬件优化进一步提升了能效。
6 未来趋势
6.1 先进封装与异构集成
当工艺微缩日益困难，先进封装（如2.5D/3D堆叠、硅中介层、Fan-Out）通过将不同制程的芯片（逻辑、存储器、模拟）垂直或平面整合，提升系统性能与密度。异构集成通过微凸点、混合键合和TSV实现芯片间高速互连。Chiplet设计将大型SoC拆分为多个小芯粒，利于IP复用与良率提升。
6.2 新型材料与器件（FinFET、GAAFET）
FinFET（鳍式场效应晶体管）已在7nm以下节点广泛应用。为继续缩小，GAAFET（环绕栅极场效应晶体管）采用纳米片/纳米线结构，提供更好的沟道控制和更低漏电流。二维材料（如MoS₂）、碳纳米管和铁电存储器（FeFET）等新型器件正在研究中，有望突破传统CMOS的物理极限。
6.3 量子计算与VLSI的交集
量子计算需极低温控制电路，VLSI技术可大规模集成量子比特读出与操控电路，如CMOS低温控制器和量子-经典接口。硅基自旋量子比特与标准CMOS工艺兼容，有望实现量子处理器与经典控制器的单片集成。尽管量子计算尚处早期，VLSI将为规模化量子系统提供硬件基础。
6.4 可持续发展与绿色芯片
VLSI制造工艺高能耗、高水耗并且产生化学废弃物。业界通过提升良率、采用可再生电力、回收热量和材料进行绿色制造。芯片设计层面，推行近阈值计算、自适应电压调节和架构级能效优化，降低产品生命周期碳排放。循环经济理念推动芯片回收与再设计，减少电子垃圾。