1 PLLの概要
PLL（Phase-Locked Loop、フェーズロックトループ）は、入力信号と自身の発振信号の位相状態を比較し、その差が所定の条件を満たすように帰還制御する回路・制御システムである。位相差が一定に保たれる状態は同期と呼ばれ、結果として発振器の周波数が入力信号に整合する。通信や計測、クロック生成など、位相の一致が性能や可用性を左右する場面で広く利用される。
PLLの本質は「誤差を検出し、制御信号を生成し、発振器の周波数（ひいては位相）を補正する」という閉ループ構造にある。入力信号が周波数や位相を変動させても、閉ループが適切に設計されていれば追従が可能になる。設計では、帯域幅、位相雑音、安定性、ロックに要する時間、引き込み・保持の範囲など複数の指標を同時に考慮する必要がある。
1.1 基本概念（位相同期と帰還制御）
位相同期とは、2つの信号の間で位相差が時間的に一定または許容範囲内に収まる状態を指す。ここで位相は周期信号の時間位置を表す概念として扱われ、差が一定になることで、周波数も実質的に一致しやすくなる。特に受信側の復調では、入力信号の位相基準に追従することが誤り率低減に直結する。
帰還制御では、検出された位相誤差に応じて発振器へ印加する制御量を更新し、次の瞬間の位相誤差が小さくなる方向へ系を誘導する。検出誤差と制御応答の組み合わせによって、追従性（速さ）と揺れの抑制（安定性）のバランスが決まる。したがってPLLは「追いかける速さ」と「揺れにくさ」を設計パラメータで調整する制御系として理解できる。
1.2 主な構成要素
PLLは通常、位相比較器、ループフィルタ、発振器（VCOなど）を基本要素として構成される。これらが役割分担し、誤差検出から制御量生成、信号生成までを一つの閉ループとして成立させる。
加えて実機では、位相比較器の前段となる整形回路、ループの安定性を確保するための周辺部品、周波数分周器、電源や温度の影響を補正する仕組みなどが加わることが多い。設計の自由度は高い一方、余計な遅延やゲインばらつきが性能に影響するため、部品選定と配置にも注意が必要となる。
1.2.1 位相比較器
位相比較器は、入力信号と発振信号の位相（あるいは位相に対応する情報）を比較し、位相誤差に比例する量を出力する。位相誤差は直観的には「どれだけ先行または遅延しているか」に相当し、制御の起点になる。
位相比較器の種類は多様で、取り扱う位相の範囲、出力の線形性、ノイズの混入特性などが設計に影響する。例えばサンプル型の方式では検出周期に依存した量子化やジッタが現れ得る。一般に、比較器の出力特性がループの有効ゲインや安定性に関与するため、仕様に応じた選定が重要である。
1.2.2 ループフィルタ
ループフィルタは、位相比較器の出力を整形し、発振器に印加する制御電圧（または制御量）を生成する要素である。単に平均化するのではなく、周波数特性として位相誤差のどの周波数成分を反映し、どれを減衰させるかを決める役割を持つ。
ループフィルタの形状（例：一次、二次、三次など）によって、閉ループの応答速度やピーキング、位相雑音の伝播経路が変わる。さらに、制御入力の急峻さはVCOへのストレスや過渡の発振挙動にも影響するため、適切な周波数帯域設計が求められる。
1.2.3 発振器（VCOなど）
発振器は、制御信号に応じて周波数を変える要素であり、PLLの「追従先」を担う。代表的には電圧制御発振器（VCO）が用いられるが、状況によっては周波数制御発振器やデジタル制御に対応した発振器が採用される。
発振器は本質的に位相雑音を含むため、PLLの出力位相雑音は入力の位相雑音と発振器側の特性が合成された結果として現れる。したがって、単に追従性の良い発振器を選ぶだけでなく、制御範囲、調整感度、温度・電源変動への頑健さ、実装上の直線性なども含めて総合的に評価する必要がある。
1.3 動作モード（引き込み・捕捉・保持）
PLLの動作は、入力との位相関係が初期状態から変化する過程で複数の段階に分類されることがある。一般に、捕捉と引き込みは区別され、さらにロック後に保持する状態へ移行する。
捕捉は、ループが制御範囲内で適切に動き始め、位相誤差が減少していく状態を指すことが多い。引き込みは、一定条件下でより広い初期周波数差からでも最終的に同期へ到達できる性質として扱われる。保持は、同期状態が擾乱に対して崩れにくいことを意味する。設計では、これらの範囲が許容される最悪条件で満たされるかを確認する。
2 数学的モデルと解析
PLLは制御理論の枠組みで解析でき、位相誤差のモデル化が解析の中心になる。モデルの粒度は設計段階の目的に応じて選ばれ、理想化した線形モデルから非線形要素を含む詳細モデルまで幅がある。
ここでは位相誤差を状態量として扱い、ループフィルタと発振器の周波数感度を組み込んだ形で閉ループ特性を理解する。結果として、安定性、応答速度、位相雑音伝播、ロック時間の見積りが可能になる。
2.1 位相モデル（位相誤差の表現）
位相モデルでは、入力信号の位相と出力側の位相との差を位相誤差として定義する。典型的には、位相差の時間変化が周波数差に対応し、さらに検出器出力から制御量へ変換される流れを記述する。
線形近似では、微小な誤差領域で位相誤差の微分方程式が得られ、閉ループの伝達特性が導出できる。位相比較器の出力が誤差に比例する範囲を仮定する場合もあれば、サンプル化による離散時間モデルを用いる場合もある。実際のPLLの挙動は、誤差が大きい領域で非線形性が顕在化しやすいため、解析の前提を明確にすることが重要である。
2.2 ループフィルタの役割
ループフィルタは、誤差信号を単純に増幅するだけでなく、時間応答の形と周波数応答の形を同時に決める。解析ではフィルタの伝達関数が登場し、位相誤差から制御入力への変換を定量化する。
一般にフィルタの次数が高いほど柔軟に応答を整えられるが、同時に実装遅延や非理想性の影響も強く受けることがある。さらに、フィルタがどの周波数領域の成分を強く抑えるかにより、位相雑音の合成結果が変化する。設計上は、追従性と雑音抑圧を同時に達成するための周波数設計として捉えると整理しやすい。
2.3 伝達関数と閉ループ特性
閉ループ解析では、位相比較器、ループフィルタ、発振器の周波数変換が連結された結果として、入力と出力の関係を記述する伝達関数が導かれる。ここで重要なのは、閉ループ内でどの経路が誤差を補正し、どの経路が雑音を通すかという点である。
代表的には、位相誤差から出力位相への閉ループ伝達関数と、外乱や内部雑音が出力へ伝わる経路の伝達関数が扱われる。これにより、ループ帯域内では入力に追従し、帯域外では発振器側の特性が支配的になるという傾向が定式化される。
2.3.1 安定性（極・零点の観点）
安定性は、閉ループ系の極（ポール）と零点（ゼロ）の配置に強く依存する。線形近似の範囲では、極が左半平面（または離散系なら安定条件を満たす領域）に存在するかどうかが判定の基準になる。
ループフィルタの次数やゲイン設定により、極が移動し、応答の減衰速度やオーバーシュート傾向が変化する。極の近さは過渡応答の長さや振動の出やすさにも直結するため、安定性判定と同時に応答形状の評価を行うのが実務的である。非線形要素が支配する領域では、この線形判定だけでは十分でない場合があるため、シミュレーションや実測で裏取りすることが望ましい。
2.4 代表的な性能指標
PLLの評価指標は一つに定まらず、設計の目的（追従の速さ、雑音抑圧、許容範囲の広さなど）により重視点が変わる。ここでは代表的な三つを中心に整理する。
それぞれの指標はトレードオフ関係にあることが多い。例えば帯域を広げれば追従性は向上するが、入力雑音や発振器雑音の合成の仕方が変わり、出力位相雑音が悪化する可能性もある。したがって、最適化は単一指標の最大化ではなく、複数目標のバランスとして行う必要がある。
2.4.1 ロック時間
ロック時間は、PLLが同期状態に到達し、その後所定の誤差範囲内に収まるまでの時間として扱われる。過渡応答の形に依存し、初期周波数差や位相差、検出器の飽和、フィルタの特性などで変化する。
線形近似では、誤差がどの減衰率で小さくなるかが鍵になり、目標誤差に到達するまでの時間として見積もれる。より現実的には、ループの非理想や実装遅延が過渡応答に影響するため、時間領域シミュレーションで傾向を確認することが多い。ロック時間は特に起動時の挙動が重要なシステムで設計要件となる。
2.4.2 位相雑音とループ帯域
位相雑音は、位相が理想の直線的な増加から揺らぐ度合いとして現れる。PLLでは入力側と発振器側の雑音がループ特性により重み付けされ、周波数に応じて支配的な寄与が入れ替わる。
一般に、ループ帯域内では入力に追従するため入力側の位相雑音が相対的に強く反映される。一方、帯域外では発振器本来の雑音が出力に色濃く現れる。このため設計者は、必要な追従精度と許容される雑音レベルの両立を目指して帯域幅を決定する。さらに、フィルタの形状が雑音の伝達経路に影響するため、位相雑音設計はループ設計の中心課題になる。
2.4.3 引き込み範囲・保持範囲
引き込み範囲は、初期条件が一定の範囲にあるときに最終的に同期へ到達できる性質として扱われる。保持範囲は、同期到達後にどの程度の外乱や周波数変動があっても同期を維持できるかの目安になる。
これらはループの非線形挙動や制御入力の制限、比較器の機能範囲に影響される。特に初期周波数差が大きい場合、位相比較器出力が線形領域外に入って制御が効きにくくなる可能性がある。したがって、理想モデルでの解析だけで判断せず、想定される温度・電源・入力変動条件を含めて確認することが実務では重要になる。
3 PLL設計の実務
PLLの実務設計は、要件から始めて、ループ構造、部品選定、制御パラメータの調整、実装上の制約を順に詰める工程として整理できる。理論設計の結果が実機で成り立つかは、非理想要素によって左右されるため、設計手順には検証のフェーズを組み込む必要がある。
また、PLLは“動かすこと”がゴールではなく、最終的な雑音、安定性、回路規模、消費電力、量産性を満たすことが目的になる。そのため、計算だけでなく測定可能な形へ落とし込む工夫が求められる。
3.1 仕様策定（周波数範囲、精度、帯域）
仕様策定では、入力信号の周波数範囲、対象とする出力周波数帯、許容される位相誤差やジッタ、ロック時間の目標、使用可能な電源電圧や温度範囲を整理する。さらに、システムが許容するループ帯域幅の上限と下限も明確にする。
周波数精度は分周器の比率や基準の安定性に依存し、位相誤差は復調やサンプリングの性能に影響する。設計者は、雑音要求と追従要求を読み替えて、ループ帯域とフィルタの形状の候補を絞り込む。要件が曖昧な場合、設計後半での手戻りが増えるため、測定方法（どの条件でどの指標を測るか）も含めて定義することが望ましい。
3.2 ループ設計手法（設計手順の流れ）
設計手順は概ね、(1) トポロジ選定、(2) 数学モデル化、(3) 初期パラメータ計算、(4) 安定性・帯域・過渡応答の確認、(5) 量産やばらつきを考慮したマージン設定、(6) シミュレーションと実機検証、という流れになることが多い。
初期計算では、ゲイン（比較器利得、発振器感度、分周比など）を見積もり、望ましい閉ループ応答に合わせてループフィルタ定数を決める。安定性は極の配置や減衰特性で確認し、ロック時間は過渡応答の目安として評価する。最終的には非理想（遅延、飽和、量子化、温度依存）を含めたモデルで再確認し、必要なら再調整する。
3.3 位相検出の選び方
位相検出の選び方は、比較対象がアナログかデジタルか、入力の信号品質、目標の周波数範囲、消費電力、許容される出力スペクトルの形に依存する。位相比較器の実装は雑音の混入経路や線形性に影響し、これが最終的な出力位相雑音へ波及する。
また、位相検出方式によってロック挙動が変わる。検出器が飽和した場合の引き込み挙動、サンプル型でのジッタ、入力振幅変動への頑健性などは実測で確認されることが多い。設計者は、要件を満たすだけでなく、測定・調整のしやすさも含めて方式を選択する。
3.4 VCOの選定と周辺設計
VCOは周波数レンジ、感度（制御電圧と発振周波数の関係）、位相雑音特性、チューニングの直線性、温度ドリフト、電源変動への感度といった項目で評価される。PLLの雑音性能は発振器の寄与が大きくなることがあるため、特に位相雑音仕様を重視する場合が多い。
周辺設計では、電源のデカップリング、制御電圧のフィルタリング、配線による結合の抑制、発振器と比較器のグラウンド設計などが重要になる。制御入力の遅延や不要な高周波成分がループ応答を劣化させるため、レイアウトと部品実装の整合性が性能の鍵となる。量産では部品のばらつきが生むゲイン変動も考慮して、必要なマージンを確保する。
3.5 量産・実装上の注意
量産では、同一仕様でもばらつきによりロック時間や位相雑音の実測値が分布する。PLLはループゲインや中心周波数のズレに敏感な場合があるため、調整方式や補正の仕組み（キャリブレーション、温度補償、デジタル制御の更新など）が検討される。
実装上は、配線長、寄生容量、寄生抵抗、インダクタンスがフィルタの実効特性を変えることがある。さらに、クロックや基準信号の品質、基準経路のノイズ混入、電源リップルの影響も無視できない。したがって、試作段階のシミュレーションだけでなく、治具を用いた自動測定や合否判定の設計まで含めて工程化することが望ましい。
4 応用分野と種類
PLLは多様な形態で利用され、目的に応じて構造や制御方式が選択される。アナログかデジタルか、周波数合成を行うのか、同期対象がキャリアなのかシンボルなのかといった観点で分類できる。
ここでは代表的な種類と、それらが適用される代表分野を整理する。PLLの利用は固定的な用途に限定されず、必要な位相一致を実現するための基本機能として応用が広がっている。
4.1 アナログPLLとデジタルPLL
アナログPLLは、位相比較器やループフィルタ、制御量生成の一部がアナログ領域で実現される構成が中心である。アナログ方式は連続時間の挙動を自然に扱える一方で、部品ばらつきや温度特性が性能に影響することがある。
デジタルPLL（DPLL）は、位相比較結果をサンプルし、デジタル処理でループフィルタや制御更新を行う。離散時間での制御になるため、サンプリング周期や量子化誤差が特性に影響する。実装ではソフトウェア更新が可能であり、ループ特性の調整や多モード切替がしやすい利点がある。要求に応じて、両方式の長所を活かすハイブリッド構成も選択されることがある。
4.2 周波数合成（整数N・分数N）
周波数合成では、基準発振器を起点に、所望の出力周波数へ到達するための分周比を設定する。整数N分周では、分周比が整数で固定されるため設計と評価が比較的容易であるが、周波数ステップが粗くなることがある。
分数N分周では、分周比を有理数の形で実現することで、出力周波数の解像度を高める。実装方法により、分数の切替に起因するスプリアスや位相雑音の増加が課題になることがある。したがって、分数比の生成方式やノイズ整形の工夫が重要になる。PLLはこの周波数合成の中核として、基準への位相整合と出力の安定性を同時に成立させる役割を果たす。
4.3 クロック生成と同期回路
クロック生成では、システム全体の基準タイミングを所望の周波数と位相に揃える必要がある。PLLはジッタ抑圧と周波数整合を同時に実現しやすく、CPUや通信装置、データコンバータのサンプリング基準として利用されることが多い。
同期回路では複数のチャンネルや複数デバイスのタイミング整合が求められる。PLLは単独でも同期を実現できるが、クロック分配の遅延やケーブル条件がある場合には、補正のための調整ループが組み合わされることがある。設計上は、帯域幅、ジッタの周波数特性、温度変動による遅延変化などが評価対象となる。
4.4 通信・計測におけるPLL応用
通信や計測では、波形を正確に復元するための位相基準が必要になる。PLLは復調側の同期や、周波数オフセットを抑える目的で組み込まれ、信号品質の向上に寄与する。
また計測では、入力信号の周波数や位相の揺れを間接的に追跡し、安定な参照として利用することがある。ここでは実装上の目的ごとに代表的な応用を見ていく。
4.4.1 復調同期（キャリア/記号タイミングの補助）
復調同期では、キャリアの位相や周波数のずれ、あるいはシンボル境界のずれを補正することが課題になる。PLLはキャリア周波数の追従に関与し、位相基準を復調器へ提供することで復調の前提を整える。
記号タイミングに関しても、位相誤差に基づく制御が有効になる場合があり、関連する同期処理と組み合わせて全体の誤り率を改善する。実システムでは信号強度の変動、チャネルの歪み、雜音条件の変化があり、PLLの帯域や捕捉挙動が結果に影響する。そのため、通信方式の特性に合わせた設計と評価が行われる。