1 基本概念
1.1 定时器中断的定义
定时器中断是由硬件定时器或系统时钟在特定时间间隔到达时向处理器发出的中断请求。处理器在收到请求后，会暂时停止当前正在执行的普通程序，转而执行预先设定好的中断服务程序。该机制使系统能够在精确或近似精确的时间点进行处理，而不必持续占用处理器进行等待。
1.2 中断与定时器的关系
中断是一种“事件发生即打断当前执行”的通用机制，定时器则是用来测量时间、计数或按周期产生信号的硬件部件。定时器中断正是二者结合的结果：定时器负责计时，达到条件后触发中断，请求处理器介入。因此，定时器提供时间基准，中断提供响应方式，二者共同构成时间驱动型执行模型。
1.3 定时器中断在自动化中的作用
在自动化系统中，定时器中断常用于周期采样、状态刷新、控制输出更新和通信超时判断等任务。由于许多控制流程要求按固定节拍运行，定时器中断能够替代频繁轮询，使系统在保持稳定节奏的同时节省处理资源。它也常作为多个子任务的统一节拍源，帮助程序建立可预测的执行顺序。
1.4 触发机制与时间基准
定时器中断的触发通常依赖系统时钟信号，或依赖外部晶振分频后的内部时基。定时器先以固定频率递增或递减计数，当计数达到设定条件时便产生中断请求。时间基准越稳定，定时周期越可靠；反之，若时钟源存在漂移，周期精度也会受到影响。
2 工作原理
2.1 计数与溢出机制
定时器内部通常包含计数器、时钟输入和比较逻辑。随着时钟脉冲不断进入，计数器持续变化；当计数到达上限或下限时，便会产生溢出或匹配事件，从而触发中断。该过程是定时器中断最核心的硬件基础。
2.1.1 向上计数与向下计数
向上计数模式下，计数值从零或初值逐步增加，到达最大值后重新回绕。向下计数模式则从设定值开始递减，减到零后产生事件。不同模式适用于不同控制习惯：向上计数更直观，向下计数常用于倒计时和周期比较。
2.1.2 计数溢出触发中断
当计数器完成一个完整计数周期后，会触发溢出标志，硬件据此向中断控制逻辑提交请求。若中断使能开启，处理器便会在适当时机响应该请求。对于周期任务而言，溢出中断常被用来形成稳定节拍。
2.2 中断请求的产生
定时器在满足预设条件时，会先置位状态标志，再向中断控制器发送请求信号。中断控制器会根据优先级、屏蔽状态和当前处理情况决定是否立即转交给处理器。若条件不满足，请求可能会被延后处理，甚至因配置不当而被忽略。
2.3 中断向量与中断服务程序
处理器需要知道中断发生后应跳转到哪里执行，这一信息通常由中断向量表提供。中断向量将中断源与相应服务程序的入口地址建立映射，使响应过程可以快速定位并执行。
2.3.1 中断入口地址
中断入口地址是处理器接到中断后首先跳转到的代码位置。该地址通常对应中断向量表中的一项，指向具体的中断服务例程。不同硬件平台对地址组织方式有所差异，但基本目的都是实现快速、确定的跳转。
2.3.2 中断服务例程执行流程
中断服务例程通常先保存必要现场，再检查中断标志并清除已触发状态，随后执行实际处理逻辑，最后退出并恢复上下文。对于定时器中断而言，例程内容常包括计数累加、任务标记置位、输出更新或软定时器扫描等操作。流程设计应尽量简洁，以免影响后续中断响应。
2.4 中断返回与现场恢复
中断处理结束后，处理器需要恢复原先被打断的程序状态，包括寄存器内容、程序计数器和可能的标志位。恢复完成后，系统从原位置继续执行。若现场保存或恢复不完整，容易引发程序跳转错误、数据异常或系统崩溃。
3 分类与实现方式
3.1 硬件定时器中断
硬件定时器中断由处理器内部或外部独立定时电路直接产生，具有较高的稳定性和实时性。它不依赖软件持续参与，因此更适合精确定时和高优先级任务。
3.1.1 片上定时器
片上定时器集成在微控制器或处理器内部，通常与核心时钟紧密耦合。它们配置方便、响应快、资源占用少，是嵌入式系统中最常见的实现方式。许多芯片还提供多个通道，便于同时处理不同周期的任务。
3.1.2 外部定时器芯片
外部定时器芯片通过总线或专用接口与主处理器连接，独立完成计时与中断生成。此类方案常用于需要补充定时资源、扩展精度或增强可靠性的场合。由于其独立性较强，在某些系统中也可作为备用时钟源。
3.2 软件定时器与模拟中断
软件定时器并不直接依赖专用硬件计数器，而是利用系统节拍、循环计数或调度机制来模拟时间事件。其优点在于灵活、可移植，但精度和实时性通常不如硬件方案。
3.2.1 基于系统节拍的软件定时器
基于系统节拍的软件定时器通常以固定周期的底层中断作为时间基线，在每次节拍到来时递增软件计数，并判断是否到达目标时间。多个软件定时器可以共用同一个硬件节拍，适合管理大量低频任务。
3.2.2 轮询与模拟触发
轮询方式通过主循环反复检查时间条件来模拟定时行为。虽然实现简单，但会持续消耗处理器时间，且响应精度受主循环长度影响较大。它更适合对时序要求不高、资源较为宽松的环境。
3.3 周期性中断与一次性中断
根据触发方式不同，定时器中断可分为周期性和一次性两类。前者在固定间隔重复触发，后者只在指定时刻触发一次。
3.3.1 周期刷新场景
周期性中断常用于系统节拍更新、状态采样和刷新显示等任务。由于时间间隔固定，系统可以围绕这个节拍组织多个子流程，形成稳定的运行节奏。
3.3.2 单次延时场景
一次性中断适用于延时执行、事件超时和单次提醒等需求。触发后定时器通常停止或需要重新装载参数，方便实现“到点执行一次”的行为。
4 典型应用
4.1 操作系统任务调度
在操作系统中，定时器中断常作为调度的基础节拍。系统通过固定中断周期维护时间片、延时队列和任务状态，从而支持多任务协同运行。
4.1.1 系统节拍更新
系统节拍用于记录时间流逝，并驱动内核中的延时和超时机制。每次定时器中断到来，节拍计数可能加一，内核据此更新系统时间和相关统计信息。
4.1.2 任务切换触发
在时间片轮转或抢占式调度中，定时器中断可以触发任务切换判断。若当前任务时间片已耗尽，调度器便会选择下一个就绪任务执行，从而保证各任务获得运行机会。
4.2 工业自动化控制
工业控制场景中，定时器中断常用于稳定控制节拍，确保检测、运算和输出动作按预定周期进行。
4.2.1 周期采样
周期采样通过固定间隔读取传感器数据，使采样频率保持一致。这样不仅有利于数据分析，也便于控制算法按照统一时间尺度处理输入信号。
4.2.2 闭环控制
闭环控制要求系统按既定周期读取反馈、计算误差并调整输出。定时器中断能够为控制回路提供稳定触发源，使控制律在相近时间间隔内重复执行。
4.2.3 执行机构驱动
执行机构如电机、阀门或继电器的驱动，常需要在固定节奏下更新输出状态。定时器中断可以帮助系统完成脉冲生成、占空比调整或动作序列推进。
4.3 通信与数据采集
通信和采集系统往往需要严格的时序管理，定时器中断能够为数据收发和采样对齐提供支持。
4.3.1 采样同步
在多通道采集或多设备协同中，定时器中断可作为统一触发点，使各路采样在相近时刻完成。这样有助于降低时间偏差，提高数据可比性。
4.3.2 帧超时检测
通信过程中，定时器常用于检测帧间隔或响应等待时间。一旦超过设定时限而未收到完整数据，系统即可判定超时并采取重发、复位或告警等措施。
4.4 人机交互与状态刷新
在人机界面中，定时器中断常被用于周期刷新显示内容、轮询按键状态或更新指示灯。通过节拍驱动，界面可以保持较高的响应感，同时避免主程序被界面维护工作占满。
5 配置与编程
5.1 定时周期的设定
定时周期通常由时钟频率、预分频器和重装载值共同决定。配置时需要先明确目标周期，再反推计数参数，以保证实际触发频率满足需求。
5.1.1 预分频器配置
预分频器用于降低输入时钟频率，使计数器以更合适的速度工作。分频比设置越大，计数步进越慢，定时跨度越长，但分辨率也会相应降低。
5.1.2 自动重装载值设置
自动重装载值决定计数器循环到何处重新开始。该值与时钟频率及分频系数一起决定中断周期，因此是定时器配置中的关键参数。
5.2 中断优先级管理
当系统中存在多个中断源时，优先级管理决定了不同中断的响应顺序。合理分配优先级可以减少关键任务被延误的风险。
5.2.1 优先级分配原则
通常应将实时性要求高、处理时间短、对系统影响大的中断设置为较高优先级，而将统计、刷新或低频辅助任务设置为较低优先级。这样可降低关键时序被长任务打断的概率。
5.2.2 中断嵌套处理
若硬件支持嵌套，中断服务程序执行期间更高优先级的中断可以插入处理。设计时必须注意共享资源保护和现场保存完整性，否则容易造成数据竞争或执行顺序混乱。
5.3 中断服务程序编写
中断服务程序是定时器中断发挥作用的核心部分，其结构和执行效率直接影响系统实时性。
5.3.1 快速响应设计
快速响应设计强调减少ISR中的分支、循环和复杂计算，将耗时操作尽量移至主循环或后台任务。中断中一般只完成必要标记、计数和简短处理，以保持响应稳定。
5.3.2 共享变量与临界区
中断与主程序常常共享某些变量，例如计数值、状态标志或缓冲区索引。访问这些数据时应使用临界区、原子操作或屏蔽中断等手段，避免读写过程被打断而产生不一致结果。
5.4 常见编程语言中的实现
不同语言对中断的支持方式有所不同，但核心目标都包括绑定入口、处理中断标志和保证现场安全。
5.4.1 C语言实现
在C语言中，定时器中断通常通过特定编译器扩展声明中断函数，并在函数内完成中断标志清除和业务处理。由于C语言接近硬件，便于在嵌入式场景中实现高效控制。
5.4.2 汇编语言入口处理
汇编语言常用于处理中断入口阶段的底层细节，例如保存寄存器、切换栈和跳转到高级语言例程。它适合对启动速度、空间占用和精细控制有严格要求的环境。
6 性能与实时性
6.1 中断延迟
中断延迟是从定时器事件发生到处理器真正开始执行ISR之间的时间差。其大小受当前指令执行、关中断状态、优先级配置和总线响应等因素影响。延迟越小，系统对时间事件的响应越及时。
6.2 抖动与周期误差
抖动指的是实际中断到达时间围绕理想周期的波动，周期误差则是实际周期与设定周期之间的偏差。它们通常由时钟精度、负载变化、嵌套中断和软件执行时间不稳定引起。在高精度控制中，这两项指标尤为重要。
6.3 CPU占用与效率
若定时器中断过于频繁，CPU会把大量时间用于处理中断而非执行主任务；若频率过低，则可能降低系统响应能力。合理设置周期和ISR复杂度，有助于在实时性与效率之间取得平衡。
6.4 实时系统中的确定性要求
实时系统强调在规定时间内完成规定动作，而不仅仅是平均意义上的快速。定时器中断在这类系统中承担时间基准角色，因此其触发时序、处理路径和执行耗时都应保持尽可能稳定和可预测。
7 设计注意事项
7.1 ISR尽量短小
中断服务程序应尽量保持精简，只处理必须立即完成的部分。短小的ISR有利于降低中断延迟，减少其他任务被打断的时间。
7.2 避免阻塞与长时间运算
在ISR中进行等待、复杂计算或长时间通信，容易导致系统无法及时响应其他事件。更稳妥的做法是将耗时工作交给主循环、任务队列或后台线程处理。
7.3 资源冲突与竞态条件
当中断与主程序同时访问同一资源时，若缺乏保护机制，就可能出现竞态条件。常见风险包括变量被半写入、缓冲区索引错乱和状态机跳步，因此需要对共享数据进行同步管理。
7.4 低功耗与唤醒机制
在低功耗系统中，定时器中断还可作为唤醒源，周期性唤醒处理器执行少量任务后再进入休眠。此类设计能够在保持基本响应能力的同时降低能耗，适合电池供电设备。
8 故障排查
8.1 中断不触发
若定时器中断完全不触发，常见原因包括中断未使能、时钟源未启动、重装载参数错误或中断向量未正确绑定。排查时应优先确认定时器计数是否真正运行，以及中断请求位是否已置位。
8.2 触发频率异常
若中断频率与预期不符，通常需要检查分频器设置、时钟频率、自动重装载值和计数模式是否匹配。某些情况下，误把系统时钟当作外设时钟，也会导致周期计算错误。
8.3 系统卡顿或丢中断
系统卡顿往往意味着ISR过长、优先级设置不当或嵌套处理失衡。丢中断则可能与中断标志未及时清除、屏蔽时间过长或硬件请求队列受限有关。应通过缩短中断执行时间和优化优先级来改善。
8.4 定时误差过大
定时误差过大通常与时钟源稳定性不足、负载变化、软件延迟以及中断冲突有关。若系统对精度要求较高，可选择更稳定的晶振、减少ISR内耗，并尽量避免长时间关中断。
9 相关概念
9.1 外部中断
外部中断是由按键、传感器或其他外部信号线触发的中断，与按时间触发的定时器中断不同。前者强调事件响应，后者强调时间驱动。
9.2 轮询机制
轮询机制通过程序不断检查状态来决定是否执行操作，结构直观，但效率通常低于中断驱动方式。它常作为入门实现或简单场景下的替代方案。
9.3 看门狗定时器
看门狗定时器是一种用于监测系统是否正常运行的特殊定时器。程序需要周期性“喂狗”，否则系统会在超时后复位，以防止软件失控长期停滞。
9.4 实时操作系统节拍
实时操作系统节拍是内核用于计时、调度和超时管理的基础节奏，通常由周期性定时器中断提供。它决定了系统时间推进和任务调度的最小时间单位。